一家日本初创公司把边缘AI芯片的性能天花板往上推了一截。9月24日，无晶圆厂半导体企业EdgeCortix发布下一代可扩展AI芯粒平台RAIDEN，最高可提供3.36 PFLOPS的FP4 AI算力与256GB内存，并宣称在面向物理AI的边缘处理上具备领先优势。该公司称平台进入市场时便已获得客户设计订单。
RAIDEN的核心思路不是做一颗更大的芯片，而是做一套可扩展的架构。它通过模块化芯粒设计，从单计算裸片的X1扩展到双裸片的X2，再到四裸片的旗舰X4，三种配置共享同一套DNA-X加速器架构与MERA软件栈。对客户而言，这意味着在不同性能档位之间迁移时，软件投资与应用环境可以被保留下来。
四裸片旗舰X4的规格相当激进：最高3.36 PFLOPS的FP4算力、548GB/s内存带宽、最高1.54TB/s的裸片间聚合带宽，以及最高6.4Tb/s的芯片间扩展互联，并支持可配置功耗。与把多个独立加速器拼在一起的做法相比，X4的目标是把四颗裸片作为一个紧耦合系统运行，而不是四块互不相干的算力。
为什么强调"物理AI"？EdgeCortix的定义是部署在集中式数据中心之外、靠近机器、传感器与作业环境的高性能AI系统，也就是所谓"厚边缘"。机器人、无人机、工业视觉与航空航天场景的共同特点是：既要实时响应，又受限于供电与散热。这类负载很难像云端那样靠堆卡解决，单位功耗下的算力密度才是关键指标。
从系统角度看，RAIDEN想解决的是几类长期存在的妥协：模型与数据在片内外存之间反复搬运、为塞进内存而做的激进量化、AI与非AI负载的拆分，以及把一条完整流水线切到多套独立计算系统上。当多模态、生成式与智能体模型进入物理场景，模型更大、上下文更长、并发任务更多，这些妥协的代价会被放大。
当然，纸面参数与实际交付之间仍有距离。3.36 PFLOPS是FP4精度下的峰值算力，真实负载往往受内存带宽与互联瓶颈限制；芯粒方案还要面对良率、封装成本与散热设计的考验。此外，软件栈成熟度往往比硬件规格更能决定客户是否迁移——MERA能否兼容主流框架与已有算子，才是长期竞争力所在。
不过这条消息的意义仍然清晰：边缘AI芯片不再是数据中心芯片的缩小版。当算力开始向机器本体迁移，竞争维度从单纯的峰值算力转向算力、内存、带宽、互联与软件的协同扩展。对国内厂商而言，芯粒路线提供了一条绕开单一大芯片良率与成本困境的路径，值得认真跟踪。返回搜狐，查看更多